數(shù)字IC設計常用的數(shù)制換算？

1、幾種常用數(shù)制

1.1、十進制

十進制的每一位由0~9十個數(shù)碼表示，低位和相鄰高位之間的關(guān)系是“逢十進一”。計數(shù)方式：0→1→。。?！?→10→11→。。。→19→20→21→。。?！?9→30→31。。。

1.2、二進制

二進制的每一位由0、1表示，低位和相鄰高位之間的關(guān)系是“逢二進一”。計數(shù)方式：0→1→10→11→100→101。。。

1.3、八進制

八進制的每一位由0~7表示，低位和相鄰高位之間的關(guān)系是“逢八進一”。計數(shù)方式：0→1→。。。→7→10→11→。。?！?7→20→21→。。?！?7→30→31→。。。

1.4、十六進制

十六進制的每一位由0~9、A、B、C、D、E、F十六數(shù)碼表示，低位和相鄰高位之間的關(guān)系是“逢十六進一”。計數(shù)方式：0→1→.。。。→9→A→B→C→D→E→F→10→11→。。。1F→20→21→。。?！?F→30→31。。。

2、不同數(shù)制之間的轉(zhuǎn)換

2.1、二進制與十進制轉(zhuǎn)換

2.1.1 二-十轉(zhuǎn)換

將二進制數(shù)的第N位數(shù)值乘以第N位的權(quán)重，其中第N位的權(quán)重為2?（注：m位二進制數(shù)從右向左分別記為第0,1，。。。，m-1位，位是第0位，位是第m-1位），然后將相乘的結(jié)果按十進制數(shù)相加，就可以得到等值的十進制數(shù)。

舉個栗子：（101）?=1×22 0×21 1×2?=（5）?? ，這個二進制數(shù)第2位是1，它的權(quán)重是22，相乘為1×22；位是0，它的權(quán)重是21，相乘為0×21；第0位是1，它的權(quán)重是2?，相乘為1×2?，后將每一位的乘積按十進制運算相加。AstroalsoincludeLVS/DRCcheckcommands。

IC產(chǎn)品的生命周期

典型的IC產(chǎn)品的生命周期可以用一條浴缸曲線（Bathtub Curve）來表示。Ⅰ Ⅱ ⅢRegion (I) 被稱為早夭期（Infancy period）

這個階段產(chǎn)品的 failure rate 快速下降，造成失效的原因在于IC設計和生產(chǎn)過程中的缺陷；Region (II) 被稱為使用期（Useful life period）在這個階段產(chǎn)品的failure rate保持穩(wěn)定，失效的原因往往是隨機的，比如溫度變化等等；u Region (III) 被稱為磨耗期（Wear-Out period）在這個階段failure rate 會快速升高，失效的原因就是產(chǎn)品的長期使用所造成的老化等。數(shù)字IC強調(diào)的是運算速度與成本比，數(shù)字IC設計的目標是在盡量低的成本下達到目標運算速度。認識了典型IC產(chǎn)品的生命周期，我們就可以看到，Reliability的問題就是要力圖將處于早夭期failure的產(chǎn)品去除并估算其良率，預計產(chǎn)品的使用期，并且找到failure的原因，尤其是在IC生產(chǎn)，封裝，存儲等方面出現(xiàn)的問題所造成的失效原因。下面就是一些 IC 產(chǎn)品可靠性等級測試項目（IC Product Level reliability testitems ）

一、使用壽命測試項目（Life test items）：EFR, OLT (HTOL), LTOL①EFR:早期失效等級測試（ Early fail Rate Test ）目的: 評估工藝的穩(wěn)定性，加速缺陷失效率，去除由于天生原因失效的產(chǎn)品。似乎這些與狹義的數(shù)字電路設計不相關(guān)，但這恰恰公司降低成本的秘訣。測試條件: 在特定時間內(nèi)動態(tài)提升溫度和電壓對產(chǎn)品進行測試失效機制：材料或工藝的缺陷，包括諸如氧化層缺陷，金屬刻鍍，離子玷污等由于生產(chǎn)造成的失效。

數(shù)字IC功能驗證

集成電路規(guī)模的飛速增長,使得集成電路功能復雜度日益提升,一方面為信息技術(shù)產(chǎn)業(yè)帶來了生機和活力,另一方面也產(chǎn)生了許多問題和挑戰(zhàn)。需求層面：模擬類產(chǎn)品下游汽車、工業(yè)用途要求以可靠性、安全行為主，偏好性能成熟穩(wěn)定類產(chǎn)品的同時資格認可相對較為嚴格，一般不低于一年半。集成電路的功能正確性是這些問題和挑戰(zhàn)中的首要考慮因素,必須引起我們足夠的重視。傳統(tǒng)的功能驗證主要通過驗證工程師手工編寫測試激勵來進行,驗證效率較為低下。

隨著技術(shù)的發(fā)展,OVM、UVM等先進的驗證方法被成功引入,擴充了驗證技術(shù)庫。gcf約束文件以及定義電源Pad的DEF（DesignExchangeFormat）文件。但這些驗證方法主要基于信號層級或事務層級來進行,并沒有從更高層次的功能點角度去考慮驗證問題。功能點的標準化概括、提取和層次分解仍然存在不足,而且測試激勵需要人為去進行封裝和組織,一定程度加大了驗證平臺搭建難度。為了彌補驗證技術(shù)上在功能建模和激勵自動生成上的缺陷,從不同角度去探究新的驗證方法,課題組開展了相應的研究工作。

研究工作和技術(shù)進步主要包括以下幾點:1、基于集成電路功能特點以及對功能規(guī)范的分析,針對集成電路功能驗證需求,課題組共同創(chuàng)建了基于功能規(guī)范的功能模型F-M；針對該功能模型,開發(fā)出一套功能模型描述語言,并定義相應語法規(guī)則,用以描述數(shù)字系統(tǒng)、IP核等模塊的功能行為。在其中集成的ModuleCompiler數(shù)據(jù)通路綜合技術(shù)，DCUltra利用同樣的VHDL/Verilog流程，能夠創(chuàng)造處又快又小的電路。2、利用語言C/C 編寫出解析編譯器P-C,對上述功能模型語言進行解析,自動生成激勵生成器和斷言檢測器,構(gòu)建出SystemVerilog驗證平臺,自動產(chǎn)生測試激勵。

數(shù)字集成電路電流測試

集成電路(IC)被生產(chǎn)出來以后要進行測試。I/OPad預先給出了位置，而宏單元則根據(jù)時序要求進行擺放，標準單元則是給出了一定的區(qū)域由工具自動擺放。IC測試貫穿在IC設計、制造、封裝及應用的全過程,被認為是IC產(chǎn)業(yè)的4個分支(設計、制造、封裝與測試)中一個極為重要的組成部分,它已經(jīng)成為IC產(chǎn)業(yè)發(fā)展中的一個瓶頸。有人預計,到2012年,可能會有多達48%的好芯片不能通過測試,IC測試所需的費用將在IC設計、制造、封裝和測試的總費用中占80%～90%的比例。 工業(yè)界常采用電壓測試和穩(wěn)態(tài)電流(I_(DDQ))測試來測試數(shù)字CMOS IC。

電壓測試包括邏輯測試和時延測試兩方面的測試內(nèi)容,前者驗證IC的功能是否正確,后者驗證IC的時間特性是否正確。因為模擬IC通常要輸出高電壓或者大電流來驅(qū)動其他元件，而CMOS工藝的驅(qū)動能力很差。電壓測試方法可以檢測出大量的物理缺陷,而且比較簡單,速度較快。但是,由于電壓測試所使用的故障模型存在局限性,而且測試常常不能全速進行,因此一般來說,電壓測試只善于驗證電路的功能。與電壓測試相比,(I_(DDQ))測試更善于檢測由于生產(chǎn)過程中的細微偏差而導致的一些“小”缺陷,它的優(yōu)點是能大幅度地降低測試數(shù)字CMOS IC的費用,提高它們的可靠性。但是,(I_(DDQ))測試除不能檢測那些不導致(I_(DDQ))增加的缺陷或故障(如串擾故障)之外,還受到深亞微米技術(shù)的挑戰(zhàn)。

 瞬態(tài)電流(I_(DDT))測試是一種從供電回路,通過觀察被測電路所吸取的瞬間動態(tài)電流來檢測故障的一種方法,被認為可以檢測出一些經(jīng)電壓測試和(I_(DDQ))測試所不能檢測的故障。邏輯綜合需要基于特定的綜合庫，不同的庫中，門電路基本標準單元（standardcell）的面積，時序參數(shù)是不一樣的。這種方法作為傳統(tǒng)的電壓測試和(I_(DDQ))測試方法的一個補充,正逐漸受到研究領(lǐng)域和工業(yè)界的關(guān)注。 (I_(DDT))測試研究雖然進行了近10年的時間,但目前仍處在初級階段,所面臨的問題很多,離實際應用還有相當一段距離。本研究采用基于積分的平均電流分析法來研究(I_(DDT))測試,進行了一些有益的探索性工作。