現(xiàn)在讓我們看看在審查pcb設(shè)計時發(fā)現(xiàn)的常見的錯誤:

錯誤的著陸方式

我將從眾所周知的自己犯下的錯誤開始。令人震1驚，我知道。

所有PCB設(shè)計軟件工具均包含常用電子組件庫。這些庫包括原理圖符號和PCB著陸圖。只要您堅持使用這些庫中的組件，一切都會很好。

當您使用未包含在庫中的組件時，問題就開始了。這意味著工程師必須手動繪制原理圖符號和PCB著陸圖。

繪制著陸圖案時很容易出錯。例如，如果您將引腳與引腳之間的間距縮小了幾毫米，則將無法在板上焊接該部件。

高速信號PCB設(shè)計流程

當前的電子產(chǎn)品設(shè)計，需要更加關(guān)注高速信號的設(shè)計與實現(xiàn)，PCB設(shè)計是高速信號得以保證信號質(zhì)量并實現(xiàn)系統(tǒng)功能的關(guān)鍵設(shè)計環(huán)節(jié)。

傳統(tǒng)的PCB設(shè)計方式不關(guān)注PCB設(shè)計規(guī)則的前期仿1真分析與制定，從原理圖到PCB的設(shè)計實現(xiàn)沒有高速信號規(guī)則約束，這樣的傳統(tǒng)設(shè)計方式在當前的高速信號產(chǎn)品研發(fā)體系中已經(jīng)不可行，造成的后果一般是多次無效投板加工、不斷測試優(yōu)化與返工設(shè)計，造成研發(fā)周期變長、研發(fā)成本居高不下。

目前的高速信號PCB設(shè)計流程為：

① 高速信號前仿1真分析

根據(jù)硬件電路模塊劃分與結(jié)構(gòu)初步布局，仿1真評估關(guān)鍵高速信號質(zhì)量是否過關(guān)，如果不過關(guān)則需要修改硬件模塊架構(gòu)甚至系統(tǒng)架構(gòu)；仿1真信號質(zhì)量通過的情況下，給出電路板大體模塊布局方案及高速信號拓撲結(jié)構(gòu)與設(shè)計規(guī)則

② 電路板布局設(shè)計

③ 電路板布線設(shè)計

根據(jù)電路板實際布線的情況，如果與前仿1真制定的設(shè)計規(guī)則有出入，則需要再次仿1真分析高速信號質(zhì)量是否滿足要求，例如：電路板線路布線密度過高、實際設(shè)計的線寬比前仿1真設(shè)計規(guī)則要小、可能造成高速信號線路損耗過大、接收端信號幅度不滿足芯片輸入要求而導致電路板功能無法實現(xiàn)。

高速PCB設(shè)計中的阻抗匹配

阻抗匹配阻抗匹配是指在能量傳輸時，要求負載阻抗要和傳輸線的特征阻抗相等，此時的傳輸不會產(chǎn)生反射，這表明所有能量都被負載吸收了。反之則在傳輸中有能量損失。在高速PCB設(shè)計中，阻抗的匹配與否關(guān)系到信號的質(zhì)量優(yōu)劣。

PCB走線什么時候需要做阻抗匹配？

不主要看頻率，而關(guān)鍵是看信號的邊沿陡峭程度，即信號的上升/下降時間，一般認為如果信號的上升/下降時間（按10%～90%計）小于6倍導線延1時，就是高速信號，必須注意阻抗匹配的問題。導線延1時一般取值為150ps/inch。