數(shù)字IC設(shè)計(jì)什么怎么進(jìn)行的？

1、 需求分析。分析用戶或市場的需求，并將其翻譯成對(duì)芯片產(chǎn)品的技術(shù)需求。

2、 算法設(shè)計(jì)。設(shè)計(jì)和優(yōu)化芯片中所使用的算法。這一階段一般使用語言（如CC ），利用算法級(jí)建模和工具（如Matlab，SPW）進(jìn)行浮點(diǎn)和定點(diǎn)的，進(jìn)而對(duì)算法進(jìn)行評(píng)估和優(yōu)化。

3、 架構(gòu)設(shè)計(jì)。根據(jù)設(shè)計(jì)的功能需求和算法分析的結(jié)果，設(shè)計(jì)芯片的架構(gòu)，并對(duì)不同的方案進(jìn)行比較。選擇性能價(jià)格方案。這一階段可以使用SystemC語言對(duì)芯片價(jià)格進(jìn)行建模和分析。

4、 RTL設(shè)計(jì)。使用HDL語言完成對(duì)設(shè)計(jì)實(shí)體的RTL級(jí)描述。這一階段使用VHDL或Verilog HDL語言的輸入工具編寫代碼。

2、 算法設(shè)計(jì)。設(shè)計(jì)和優(yōu)化

IC什么怎么設(shè)計(jì)的？

在 IC 生產(chǎn)流程中，IC 多由專業(yè) IC 設(shè)計(jì)公司進(jìn)行規(guī)劃、設(shè)計(jì)，像是聯(lián)發(fā)科、高通、Intel 等大廠，都自行設(shè)計(jì)各自的 IC 芯片，提供不同規(guī)格、效能的芯片給下游廠商選擇。因?yàn)?IC 是由各廠自行設(shè)計(jì)，所以 IC 設(shè)計(jì)十分仰賴工程師的技術(shù)，工程師的素質(zhì)影響著一間企業(yè)的價(jià)值。然而，工程師們?cè)谠O(shè)計(jì)一顆 IC 芯片時(shí)，究竟有那些步驟？設(shè)計(jì)流程可以簡單分成如下。南橋芯片則提供對(duì)KBC(鍵盤控制器)、RTC(實(shí)時(shí)時(shí)鐘控制器)、USB(通用串行總線)、UltraDMA/33(66)EIDE數(shù)據(jù)傳輸方式和ACPI(能源管理)等的支持。

設(shè)計(jì)步，訂定目標(biāo)

在 IC 設(shè)計(jì)中，的步驟就是規(guī)格制定。這個(gè)步驟就像是在設(shè)計(jì)建筑前，先決定要幾間房間、浴室，有什么建筑法規(guī)需要遵守，在確定好所有的功能之后在進(jìn)行設(shè)計(jì)，這樣才不用再花額外的時(shí)間進(jìn)行后續(xù)修改。FPGA是可編程門陣列，就是提前生產(chǎn)好的ASIC芯片，可以改配置文件，來實(shí)現(xiàn)不同的功能。IC 設(shè)計(jì)也需要經(jīng)過類似的步驟，才能確保設(shè)計(jì)出來的芯片不會(huì)有任何差錯(cuò)。

規(guī)格制定的步便是確定 IC 的目的、效能為何，對(duì)大方向做設(shè)定。接著是察看有哪些協(xié)議要符合，像無線網(wǎng)卡的芯片就需要符合 IEEE 802.11 等規(guī)范，不然，這芯片將無法和市面上的產(chǎn)品兼容，使它無法和其他設(shè)備聯(lián)機(jī)。VCS和Scirocco都集成了Virsim圖形用戶界面，它提供了對(duì)模擬結(jié)果的交互和后處理分析。后則是確立這顆 IC 的實(shí)作方法，將不同功能分配成不同的單元，并確立不同單元間鏈接的方法，如此便完成規(guī)格的制定。

設(shè)計(jì)完規(guī)格后，接著就是設(shè)計(jì)芯片的細(xì)節(jié)了。這個(gè)步驟就像初步記下建筑的規(guī)畫，將整體輪廓描繪出來，方便后續(xù)制圖。在 IC 芯片中，便是使用硬件描述語言（HDL）將電路描寫出來。Foundry廠都有對(duì)金屬密度的規(guī)定，使其金屬密度不要低于一定的值，以防在芯片制造過程中的刻蝕階段對(duì)連線的金屬層過度刻蝕從而降低電路的性能。常使用的 HDL 有 Verilog、VHDL 等，藉由程序代碼便可輕易地將一顆 IC 地菜單達(dá)出來。接著就是檢查程序功能的正確性并持續(xù)修改，直到它滿足期望的功能為止。

▲ 32 bits 加法器的 Verilog 范例。

有了計(jì)算機(jī)，事情都變得容易

有了完整規(guī)畫后，接下來便是畫出平面的設(shè)計(jì)藍(lán)圖。在 IC 設(shè)計(jì)中，邏輯合成這個(gè)步驟便是將確定無誤的 HDL code，放入電子設(shè)計(jì)自動(dòng)化工具（EDA tool），讓計(jì)算機(jī)將 HDL code 轉(zhuǎn)換成邏輯電路，產(chǎn)生如下的電路圖。對(duì)電路的要求不同數(shù)電：是實(shí)現(xiàn)輸入輸出的數(shù)字量之間實(shí)現(xiàn)一定的邏輯關(guān)系。之后，反復(fù)的確定此邏輯閘設(shè)計(jì)圖是否符合規(guī)格并修改，直到功能正確為止。

數(shù)字集成電路電流測(cè)試

集成電路(IC)被生產(chǎn)出來以后要進(jìn)行測(cè)試。IC測(cè)試貫穿在IC設(shè)計(jì)、制造、封裝及應(yīng)用的全過程,被認(rèn)為是IC產(chǎn)業(yè)的4個(gè)分支(設(shè)計(jì)、制造、封裝與測(cè)試)中一個(gè)極為重要的組成部分,它已經(jīng)成為IC產(chǎn)業(yè)發(fā)展中的一個(gè)瓶頸。有人預(yù)計(jì),到2012年,可能會(huì)有多達(dá)48%的好芯片不能通過測(cè)試,IC測(cè)試所需的費(fèi)用將在IC設(shè)計(jì)、制造、封裝和測(cè)試的總費(fèi)用中占80%～90%的比例。典型的IC產(chǎn)品的生命周期可以用一條浴缸曲線（BathtubCurve）來表示。 工業(yè)界常采用電壓測(cè)試和穩(wěn)態(tài)電流(I_(DDQ))測(cè)試來測(cè)試數(shù)字CMOS IC。

電壓測(cè)試包括邏輯測(cè)試和時(shí)延測(cè)試兩方面的測(cè)試內(nèi)容,前者驗(yàn)證IC的功能是否正確,后者驗(yàn)證IC的時(shí)間特性是否正確。電壓測(cè)試方法可以檢測(cè)出大量的物理缺陷,而且比較簡單,速度較快。但是,由于電壓測(cè)試所使用的故障模型存在局限性,而且測(cè)試常常不能全速進(jìn)行,因此一般來說,電壓測(cè)試只善于驗(yàn)證電路的功能。但是這兩種方式都不可能長時(shí)間發(fā)生，所以總的來說，芯片是會(huì)逐漸老化的。與電壓測(cè)試相比,(I_(DDQ))測(cè)試更善于檢測(cè)由于生產(chǎn)過程中的細(xì)微偏差而導(dǎo)致的一些“小”缺陷,它的優(yōu)點(diǎn)是能大幅度地降低測(cè)試數(shù)字CMOS IC的費(fèi)用,提高它們的可靠性。但是,(I_(DDQ))測(cè)試除不能檢測(cè)那些不導(dǎo)致(I_(DDQ))增加的缺陷或故障(如串?dāng)_故障)之外,還受到深亞微米技術(shù)的挑戰(zhàn)。

 瞬態(tài)電流(I_(DDT))測(cè)試是一種從供電回路,通過觀察被測(cè)電路所吸取的瞬間動(dòng)態(tài)電流來檢測(cè)故障的一種方法,被認(rèn)為可以檢測(cè)出一些經(jīng)電壓測(cè)試和(I_(DDQ))測(cè)試所不能檢測(cè)的故障。這種方法作為傳統(tǒng)的電壓測(cè)試和(I_(DDQ))測(cè)試方法的一個(gè)補(bǔ)充,正逐漸受到研究領(lǐng)域和工業(yè)界的關(guān)注。 (I_(DDT))測(cè)試研究雖然進(jìn)行了近10年的時(shí)間,但目前仍處在初級(jí)階段,所面臨的問題很多,離實(shí)際應(yīng)用還有相當(dāng)一段距離。數(shù)字后端以布局布線為起點(diǎn)，以生成可以可以送交foundry進(jìn)行流片的GDS2文件為終點(diǎn)。本研究采用基于積分的平均電流分析法來研究(I_(DDT))測(cè)試,進(jìn)行了一些有益的探索性工作。