芯片?與IC關系

與IC的關系

芯片，英文為Chip;芯片組為Chipset。芯片一般是指集成電路的載體，也是集成電路經過設計、制造、封裝、測試后的結果，通常是一個可以立即使用的獨立的整體。如果把中央處理器CPU比喻為整個電腦系統(tǒng)的心臟，那么主板上的芯片組就是整個身體的軀干?！靶酒焙汀凹呻娐贰边@兩個詞經常混著使用，比如在大家平常討論話題中，集成電路設計和芯片設計說的是一個意思，芯片行業(yè)、集成電路行業(yè)、IC行業(yè)往往也是一個意思。實際上，這兩個詞有聯系，也有區(qū)別。集成電路實體往往要以芯片的形式存在，因為狹義的集成電路，是強調電路本身，比如簡單到只有五個元件連接在一起形成的相移振蕩器，當它還在圖紙上呈現的時候，我們也可以叫它集成電路，當我們要拿這個小集成電路來應用的時候，那它必須以獨立的一塊實物，或者嵌入到更大的集成電路中，依托芯片來發(fā)揮他的作用;集成電路更著重電路的設計和布局布線，芯片更強調電路的集成、生產和封裝。而廣義的集成電路，當涉及到行業(yè)(區(qū)別于其他行業(yè))時，也可以包含芯片相關的各種含義。

芯片也有它獨特的地方，廣義上，只要是使用微細加工手段制造出來的半導體片子，都可以叫做芯片，里面并不一定有電路。C設計，掌握硬件描述語言和數字電路設計基礎知識固然是非常重要的，此外工具的使用也很重要。比如半導體光源芯片;比如機械芯片，如MEMS陀螺儀;或者生物芯片如DNA芯片。在通訊與信息技術中，當把范圍局限到硅集成電路時，芯片和集成電路的交集就是在“硅晶片上的電路”上。芯片組，則是一系列相互關聯的芯片組合，它們相互依賴，組合在一起能發(fā)揮更大的作用，比如計算機里面的處理器和南北橋芯片組，手機里面的射頻、基帶和電源管理芯片組。

數字芯片設計操作？

數字芯片設計者在層次化物理設計環(huán)境中完成從門級網表到布局布線收斂的重要工具，可以幫助您將Timing、Area和Power與您的設計進行匹配，JupiterXT通過下面的方法來管理和優(yōu)化您的設計：

1、 物理版圖的層次化管理

2、 的面積、寄生參數和時序估計

3、層次化布局布線流程中，的子模塊時序加載

Hercules

作為物理驗證的者，Hercules-II能驗證超過1億只晶體管的微處理器、超過1000萬門的ASIC和256MB的DRAM，推動技術前沿不斷進步。解決了這三個問題，質量和可靠性就有了保證，制造商才可以大量地將產品推向市場，客戶才可以放心地使用產品。Hercules通過提供快的運行時間和高速有效的糾錯（debugging）來縮短IC設計的周期。它綜合且強大的圖形界面能迅速幫助設計者發(fā)現并處理設計錯誤。Herculus具有進行層次設計的成熟算法，進行flat processing的優(yōu)化引擎和自動確定如何進行每個區(qū)域數據處理的能力—這些技術縮短了運行時間，提高了驗證的度。

NanoSim (Star-SIMXT)

　　NanoSim集成了業(yè)界的電路技術，支持Verilog-A和對VCS器的接口，能夠進行電路的工具，其中包括存儲器和混合信號的。I/OPad預先給出了位置，而宏單元則根據時序要求進行擺放，標準單元則是給出了一定的區(qū)域由工具自動擺放。通過Hierarchical Array Reduction (HAR)技術，NanoSim 幾乎可以無限大的存儲器陣列。

數字ic后端設計（三)

9. Dummy metal的增加。

　　Foundry廠都有對金屬密度的規(guī)定，使其金屬密度不要低于一定的值，以防在芯片制造過程中的刻蝕階段對連線的金屬層過度刻蝕從而降低電路的性能。加入Dummy metal是為了增加金屬的密度。

　　10. DRC和LVS。

　　DRC是對芯片版圖中的各層物理圖形進行設計規(guī)則檢查(spacing ,width)，它也包括天線效應的檢查，以確保芯片正常流片。在桌上用100個小珠子排成一個10×10的正方形，并且剪裁一張紙蓋在珠子上，接著用小刷子把旁邊的的珠子刷掉，后使他形成一個10×5的長方形。LVS主要是將版圖和電路網表進行比較，來保證流片出來的版圖電路和實際需要的電路一致。DRC和LVS的檢查--EDA工具 Synopsy hercules/ mentor calibre/ CDN Dracula進行的.Astro also include LVS/DRC check commands.

　　11. Tape out。

　　在所有檢查和驗證都正確無誤的情況下把后的版圖GDSⅡ文件傳遞給Foundry廠進行掩膜制造。

深圳瑞泰威科技有限公司是國內IC電子元器件的代理銷售企業(yè)，專業(yè)從事各類驅動IC、存儲IC、傳感器IC、觸摸IC銷售，品類齊全，具備上百個型號。

IC，你應該知道的半導體科普知識

尺寸縮小有其物理限制

不過，制程并不能無限制的縮小，當我們將晶體管縮小到 20 奈米左右時，就會遇到量子物理中的問題，讓晶體管有漏電的現象，抵銷縮小 L 時獲得的效益。在其中集成的ModuleCompiler數據通路綜合技術，DCUltra利用同樣的VHDL/Verilog流程，能夠創(chuàng)造處又快又小的電路。作為改善方式，就是導入 FinFET（Tri-Gate）這個概念，如右上圖。在 Intel 以前所做的解釋中，可以知道藉由導入這個技術，能減少因物理現象所導致的漏電現象。

（Source：www.slideshare.net）

更重要的是，藉由這個方法可以增加 Gate 端和下層的接觸面積。必須進行明智的封裝材料選擇、仔細控制的組裝環(huán)境和在運輸中采用密封包裝及放置干燥劑等措施。在傳統(tǒng)的做法中（左上圖），接觸面只有一個平面，但是采用 FinFET（Tri-Gate）這個技術后，接觸面將變成立體，可以輕易的增加接觸面積，這樣就可以在保持一樣的接觸面積下讓 Source-Drain 端變得更小，對縮小尺寸有相當大的幫助。

后，則是為什么會有人說各大廠進入 10 奈米制程將面臨相當嚴峻的挑戰(zhàn)，主因是 1 顆原子的大小大約為 0.1 奈米，在 10 奈米的情況下，一條線只有不到 100 顆原子，在制作上相當困難，而且只要有一個原子的缺陷，像是在制作過程中有原子掉出或是有雜質，就會產生不的現象，影響產品的良率。數字IC強調的是運算速度與成本比，數字IC設計的目標是在盡量低的成本下達到目標運算速度。

如果無法想象這個難度，可以做個小實驗。數字后端以布局布線為起點，以生成可以可以送交foundry進行流片的GDS2文件為終點。在桌上用 100 個小珠子排成一個 10×10 的正方形，并且剪裁一張紙蓋在珠子上，接著用小刷子把旁邊的的珠子刷掉，后使他形成一個 10×5 的長方形。這樣就可以知道各大廠所面臨到的困境，以及達成這個目標究竟是多么艱巨。

隨著三星以及臺積電在近期將完成 14 奈米、16 奈米 FinFET 的量產，兩者都想爭奪 Apple 下一代的 iPhone 芯片代工，我們將看到相當精彩的商業(yè)競爭，同時也將獲得更加省電、輕薄的手機，要感謝摩爾定律所帶來的好處呢。