數(shù)IC設(shè)計產(chǎn)品類型？

對于當(dāng)今所有的IC設(shè)計，DC Ultra 是可以利用的的綜合平臺。它擴展了DC Expert的功能，包括許多的綜合優(yōu)化算法，讓關(guān)鍵路徑的分析和優(yōu)化在的時間內(nèi)完成。1、十進制十進制的每一位由0~9十個數(shù)碼表示，低位和相鄰高位之間的關(guān)系是“逢十進一”。在其中集成的Module Compiler數(shù)據(jù)通路綜合技術(shù)， DC Ultra利用同樣的VHDL/Verilog流程，能夠創(chuàng)造處又快又小的電路。

DFT Compiler

DFT Compiler提供的“一遍測試綜合”技術(shù)和方案。它和Design Compiler 、Physical Compiler系列產(chǎn)品集成在一起的，包含功能強大的掃描式可測性設(shè)計分析、綜合和驗證技術(shù)。DFT Compiler可以使設(shè)計者在設(shè)計流程的前期，很快而且方便的實現(xiàn)高質(zhì)量的測試分析，確保時序要求和測試覆蓋率要求同時得到滿足。NBTI、HCI、TDDB這三個效應(yīng)都跟MOSFET(metal-Oxide-SemiconductorField-EffectTransistor,金屬氧化物半導(dǎo)體場效應(yīng)管)原理有關(guān)。DFT Compiler同時支持RTL級、門級的掃描測試設(shè)計規(guī)則的檢查，以及給予約束的掃描鏈插入和優(yōu)化，同時進行失效覆蓋的分析。

Power Compiler

Power Compiler?提供簡便的功耗優(yōu)化能力，能夠自動將設(shè)計的功耗化，提供綜合前的功耗預(yù)估能力，讓設(shè)計者可以更好的規(guī)劃功耗分布，在短時間內(nèi)完成低功耗設(shè)計。Power Compiler嵌入Design Compiler/Physical Compiler之上，是業(yè)界可以同時優(yōu)化時序、功耗和面積的綜合工具。模擬IC則是處理連續(xù)性的光、聲音、速度、溫度等自然模擬信號的IC，模擬IC按應(yīng)用來分可分為標(biāo)準(zhǔn)型模擬IC和特殊應(yīng)用型模擬IC。

FPGA Compiler II

FPGA Compiler II是一個專用于快速開發(fā)高品質(zhì)FPGA產(chǎn)品的邏輯綜合工具，可以根據(jù)設(shè)計者的約束條件，針對特定的FPGA結(jié)構(gòu)（物理結(jié)構(gòu)）在性能與面積方面對設(shè)計進行優(yōu)化，自動地完成電路的邏輯實現(xiàn)過程，從而大大降低了FPGA設(shè)計的復(fù)雜度。這個步驟就像初步記下建筑的規(guī)畫，將整體輪廓描繪出來，方便后續(xù)制圖。

數(shù)字ic后端設(shè)計（二)

4.時鐘樹生成(CTS Clock tree synthesis) 。

芯片中的時鐘網(wǎng)絡(luò)要驅(qū)動電路中所有的時序單元，所以時鐘源端門單元帶載很多，其負載很大并且不平衡，需要插入緩沖器減小負載和平衡。時鐘網(wǎng)絡(luò)及其上的緩沖器構(gòu)成了時鐘樹。一般要反復(fù)幾次才可以做出一個比較理想的時鐘樹。---Clock skew.

5. STA 靜態(tài)時序分析和后。

時鐘樹插入后，每個單元的位置都確定下來了，工具可以提出GlobalRoute形式的連線寄生參數(shù)，此時對參數(shù)的提取就比較準(zhǔn)確了。SE把.V和.SDF文件傳遞給PrimeTime做靜態(tài)時序分析。虛接口可以定義為類的一個成員，可以通過構(gòu)造函數(shù)的參數(shù)或者過程進行初始化。確認沒有時序違規(guī)后，將這來兩個文件傳遞給前端人員做后。對Astro 而言，在detail routing 之后，

用starRC XT 參數(shù)提取，生成的E.V和.SDF文件傳遞給PrimeTime做靜態(tài)時序分析，那將會更準(zhǔn)確。

6. ECO(Engineering Change Order)。

針對靜態(tài)時序分析和后中出現(xiàn)的問題，對電路和單元布局進行小范圍的改動.

7. Filler的插入(pad fliier, cell filler)。

Filler指的是標(biāo)準(zhǔn)單元庫和I/O Pad庫中定義的與邏輯無關(guān)的填充物，用來填充標(biāo)準(zhǔn)單元和標(biāo)準(zhǔn)單元之間，I/O Pad和I/O Pad之間的間隙，它主要是把擴散層連接起來，滿足DRC規(guī)則和設(shè)計需要。

8. 布線(Routing)。

Global route-- Track assign --Detail routing--Routing optimization布線是指在滿足工藝規(guī)則和布線層數(shù)限制、線寬、線間距限制和各線網(wǎng)可靠絕緣的電性能約束的條件下，根據(jù)電路的連接關(guān)系將各單元和I/OPad用互連線連接起來，這些是在時序驅(qū)動(Timing driven )的條件下進行的，保證關(guān)鍵時序路徑上的連線長度能夠。需求層面：模擬類產(chǎn)品下游汽車、工業(yè)用途要求以可靠性、安全行為主，偏好性能成熟穩(wěn)定類產(chǎn)品的同時資格認可相對較為嚴格，一般不低于一年半。--Timing report clear

IC常見的問題

EM (electron migration，電子遷移)

“電子遷移”是50年代在微電子科學(xué)領(lǐng)域發(fā)現(xiàn)的一種從屬現(xiàn)象，指因電子的流動所導(dǎo)致的金屬原子移動的現(xiàn)象。因為此時流動的“物體”已經(jīng)包括了金屬原子，所以也有人稱之為“金屬遷移”。在電流密度很高的導(dǎo)體上，電子的流動會產(chǎn)生不小的動量，這種動量作用在金屬原子上時，就可能使一些金屬原子脫離金屬表面到處流竄，結(jié)果就會導(dǎo)致原本光滑的金屬導(dǎo)線的表面變得凹凸不平，造成性的損害。芯片規(guī)格，也就像功能列表一樣，是客戶向芯片設(shè)計公司提出的設(shè)計要求，包括芯片需要達到的具體功能和性能方面的要求。這種損害是個逐漸積累的過程，當(dāng)這種“凹凸不平”多到一定程度的時候，就會造成IC內(nèi)部導(dǎo)線的斷路與短路，而終使得IC報廢。溫度越高，電子流動所產(chǎn)生的作用就越大，其徹底破壞IC內(nèi)一條通路的時間就越少，即IC的壽命也就越短，這也就是高溫會縮短IC壽命的本質(zhì)原因。

NBTI 、HCI、TDDB

這三個效應(yīng)都跟MOSFET (metal-Oxide-Semiconductor Field-Effect Transistor, 金屬氧化物半導(dǎo)體場效應(yīng)管) 原理有關(guān)。

罪魁禍?zhǔn)?： SiOHSiOH

MOSFET原理是一個門極(Gate)靠靜電勢控制底下的導(dǎo)電溝道深度，電勢高形成深溝道電流就大，電勢低溝道消失就不導(dǎo)電了。稍微想深一層就知道這個門極導(dǎo)電底下的溝道也導(dǎo)電，那就必須中間有個絕緣介質(zhì)把他們分開，否則就變成聯(lián)通線不是晶體管了。再想深一層就知道這個絕緣介質(zhì)的做法是把硅氧化做二氧化硅。某些射頻IC在電路板的布局也必須考慮在內(nèi)，而這些是數(shù)字IC設(shè)計所不用考慮的。而行外人一般想不到的是光二氧化硅還不夠，工程上二氧化硅和基板硅之間附著很差，必須加入Si-H鍵把二氧化硅層拴住。所以實際上介質(zhì)層和硅之間有一層不是純SiO2SiO2是SiOHSiOH，問題由此產(chǎn)生。

IC半導(dǎo)體的基礎(chǔ)知識(二)

本征半導(dǎo)體    完全純凈的、具有完整晶體結(jié)構(gòu)的半導(dǎo)體，稱為本征半導(dǎo)體。

硅或鍺是四價元素，其外層電子軌道上有四個價電子。在本征半導(dǎo)體的晶體結(jié)構(gòu)中，相鄰兩個原子的價電子相互共有，即每個原子的四個價電子既受自身原子核的束縛，又為相鄰的四個原子所共有；每兩個相鄰原子之間都共有一對價電子。時鐘樹插入后，每個單元的位置都確定下來了，工具可以提出GlobalRoute形式的連線寄生參數(shù)，此時對參數(shù)的提取就比較準(zhǔn)確了。這種組合方式稱為共價鍵結(jié)構(gòu)，圖5-1為單晶硅共價鍵結(jié)構(gòu)的平面示意圖。

在共價鍵結(jié)構(gòu)中，每個原子的外層雖然具有八個電子而處于較為穩(wěn)定的狀態(tài)，但是共價鍵中的價電子并不像絕緣體中的電子被束縛得那樣緊，在室溫下，有數(shù)價電子由于熱運動能獲得足夠的能量而脫離共價鍵束縛成為自由電子。

當(dāng)一部分價電子掙脫共價鍵的束縛而成為自由電子后，共價鍵中就留下相應(yīng)的空位，這個空位被稱為空穴。原子因失去一個價電子而帶正電，也可以說空穴帶正電。在本征半導(dǎo)體中，電子與空穴總是成對出現(xiàn)的，它們被稱為電子空穴對。

 如果在本征半導(dǎo)體兩端加上外電場，半導(dǎo)體中將出現(xiàn)兩部分電流：一是自由電子將產(chǎn)生定向移動，形成電子電流；一是由于空穴的存在，價電子將按一定的方向依次填補空穴，亦即空穴也會產(chǎn)生定向移動，形成空穴電流。所以說，半導(dǎo)體中同時存在著兩種載流子(運載電荷的粒子為載流子)——電子和空穴，這是半導(dǎo)體導(dǎo)電的特殊性質(zhì)，也是半導(dǎo)體與金屬在導(dǎo)電機理上的本質(zhì)區(qū)別。主要包括：后端設(shè)計簡單說是P&R，像芯片封裝和管腳設(shè)計，floorplan，電源布線和功率驗證，線間干擾的預(yù)防和修正，時序收斂，自動布局布線、STA，DRC，LVS等，要求掌握和熟悉多種EDA工具以及IC生產(chǎn)廠家的具體要求。