DDR 規(guī)范的時(shí)序要求

在明確了規(guī)范中的 DC 和 AC 特性要求之后，下一步，我們還應(yīng)該了解規(guī)范中對于信號的時(shí)序要求。這是我們所設(shè)計(jì)的 DDR 系統(tǒng)能夠正常工作的基本條件。

在規(guī)范文件中，有很多時(shí)序圖，筆者大致計(jì)算了一下，有 40 個(gè)左右。作為高速電路設(shè)計(jì)的工程師，我們不可能也沒有時(shí)間去做全部的仿真波形來和規(guī)范的要求一一對比驗(yàn)證，那么哪些時(shí)序圖才是我們關(guān)注的重點(diǎn)？事實(shí)上，在所有的這些時(shí)序圖中，作為 SI 工程師，我們需要關(guān)注的只有兩個(gè)，那就是規(guī)范文件的第 69 頁，關(guān)于數(shù)據(jù)讀出和寫入兩個(gè)基本的時(shí)序圖（注意，這里的讀出和寫入是從 DDR 控制器，也即 FPGA 的角度來講的）。為方便讀者閱讀，筆者把這兩個(gè)時(shí)序圖拼在了一起，而其他的時(shí)序圖的實(shí)現(xiàn)都是以這兩個(gè)圖為基礎(chǔ)的。在板級系統(tǒng)設(shè)計(jì)中，只要滿足了這兩個(gè)時(shí)序圖的質(zhì)量，其他的時(shí)序關(guān)系要求都是對這兩個(gè)時(shí)序圖邏輯功能的擴(kuò)展，應(yīng)該是 DDR 控制器的邏輯設(shè)計(jì)人員所需要考慮的事情。 DDR3一致性測試是否適用于非服務(wù)器計(jì)算機(jī)？重慶PCI-E測試DDR3測試

在接下來的Setup NG Wizard窗口中選擇要參與仿真的信號網(wǎng)絡(luò)，為這些信號網(wǎng)絡(luò)分組并定義單個(gè)或者多個(gè)網(wǎng)絡(luò)組。選擇網(wǎng)絡(luò)DDR1_DMO.3、DDR1_DQO.31、DDR1_DQSO.3、 DDRl_NDQS0-3,并用鼠標(biāo)右鍵單擊Assign interface菜單項(xiàng)，定義接口名稱為Data,

設(shè)置完成后，岀現(xiàn)Setup NG wizard: NG pre-view page窗口，顯示網(wǎng)絡(luò)組的信息，如圖 1-137所示。單擊Finish按鈕，網(wǎng)絡(luò)組設(shè)置完成。

單擊設(shè)置走線檢查參數(shù)(Setup Trace Check Parameters),在彈出的窗口中做以下設(shè) 置：勾選阻抗和耦合系數(shù)檢查兩個(gè)選項(xiàng)；設(shè)置走線耦合百分比為1%，上升時(shí)間為lOOps；選 擇對網(wǎng)絡(luò)組做走線檢查(Check by NetGroup)；設(shè)置交互高亮顯示顏色為白色。 安徽DDR3測試一致性測試DDR3一致性測試是否適用于超頻內(nèi)存模塊？

常見的信號質(zhì)量包括閾值電平、Overshoot、Undershoot、Slew Rate> tDVAC等，DDRx 信號質(zhì)量的每個(gè)參數(shù)JEDEC都給出了明確的規(guī)范。比如DDR3要求Overshoot和Undershoot 分別為0.4V,也就是說信號幅值P?P值應(yīng)該在-0.4-1.9V,但在實(shí)際應(yīng)用中由于不適合信號 端接使DDR信號質(zhì)量變差，通過仿真就可以找出合適端接，使信號質(zhì)量滿足JEDEC規(guī)范。 下面以DDR3 1066Mbps信號為例，通過一個(gè)實(shí)際案例說明DDR3信號質(zhì)量仿真。

在本案例中客戶反映實(shí)測CLK信號質(zhì)量不好。CLK信號從CUP (U100)出來經(jīng)過4片 DDR3 (U101、U102、U103、U104),在靠近控制芯片接收端顆粒(近的顆粒)的信號很 差，系統(tǒng)工作不到DDR3 1066Mbpso在對時(shí)鐘信號做了終端上拉匹配后，可以正常工作。

每個(gè) DDR 芯片獨(dú)享 DQS，DM 信號；四片 DDR 芯片共享 RAS#，CAS#，CS#，WE#控制信號。·DDR 工作頻率為 133MHz?！DR 控制器選用 Xilinx 公司的 FPGA，型號為 XC2VP30_6FF1152C。得到這個(gè)設(shè)計(jì)需求之后，我們首先要進(jìn)行器件選型，然后根據(jù)所選的器件，準(zhǔn)備相關(guān)的設(shè)計(jì)資料。一般來講，對于經(jīng)過選型的器件，為了使用這個(gè)器件進(jìn)行相關(guān)設(shè)計(jì)，需要有如下資料。

· 器件數(shù)據(jù)手冊 Datasheet：這個(gè)是必須要有的。如果沒有器件手冊，是沒有辦法進(jìn)行設(shè)計(jì)的（一般經(jīng)過選型的器件，設(shè)計(jì)工程師一定會有數(shù)據(jù)手冊）。 如何進(jìn)行DDR3內(nèi)存模塊的熱插拔一致性測試？

至此，DDR3控制器端各信號間的總線關(guān)系創(chuàng)建完畢。單擊OK按鈕，在彈出的提示窗 口中選擇Copy,這會將以上總線設(shè)置信息作為SystemSI能識別的注釋，連同原始IBIS文件 保存為一個(gè)新的IBIS文件。如果不希望生成新的IBIS文件，則也可以選擇Updateo

設(shè)置合適的 onDie Parasitics 和 Package Parasiticso 在本例中。nDie Parasitics 選擇 None, Package Parasitics使用Pin RLC封裝模型。單擊OK按鈕保存并退出控制器端的設(shè)置。

On-Die Parasitics在仿真非理想電源地時(shí)影響很大，特別是On-Die Capacitor,需要根據(jù) 實(shí)際情況正確設(shè)定。因?yàn)閷?shí)際的IBIS模型和模板自帶的IBIS模型管腳不同，所以退出控制器 設(shè)置窗口后，Controller和PCB模塊間的連接線會顯示紅叉，表明這兩個(gè)模塊間連接有問題， 暫時(shí)不管，等所有模型設(shè)置完成后再重新連接。 DDR3一致性測試是否對不同廠商的內(nèi)存模塊有效？河北DDR3測試HDMI測試

DDR3一致性測試期間可能發(fā)生的常見錯(cuò)誤有哪些？重慶PCI-E測試DDR3測試

單擊View Topology按鈕進(jìn)入SigXplorer拓?fù)渚庉嫮h(huán)境，可以按前面161節(jié)反射 中的實(shí)驗(yàn)所學(xué)習(xí)的操作去編輯拓?fù)溥M(jìn)行分析。也可以單擊Waveforms..按鈕去直接進(jìn)行反射和 串?dāng)_的布線后仿真。

在提取出來的拓?fù)渲?，設(shè)置Controller的輸出激勵(lì)為Pulse,然后在菜單Analyze- Preferences..界面中設(shè)置Pulse頻率等參數(shù)，

單擊OK按鈕退出參數(shù)設(shè)置窗口，單擊工具欄中的Signal Simulate進(jìn)行仿真分析，

在波形顯示界面里，只打開器件U104 (近端顆粒)管腳上的差分波形進(jìn)行查看, 可以看到，差分時(shí)鐘波形邊沿正常，有一些反射。

原始設(shè)計(jì)沒有接終端的電阻端接。在電路拓?fù)渲袑⒔K端匹配的上拉電阻電容等電路 刪除，再次仿真，只打開器件U104 (近端顆粒)管腳上的差分波形進(jìn)行查看，可以看到， 時(shí)鐘信號完全不能工作。 重慶PCI-E測試DDR3測試